台积电高管 关键是技术继续提高 摩尔定律存亡次要 (台积电高管离职)

台积电工艺技术主管张晓强（Kevin Zhang）博士在接受采访时表示，他并不关心摩尔定律能否依然有效，只需技术能够继续提高即可。

据媒体了解，摩尔定律曾指出，半导体市场经济仅取决于晶体管密度，而与功耗有关。但是，随着运转的展开，芯片制造商末尾关注性能、功耗和面积（PPA）的优化，以坚持继续提高。

台积电的优点在于每年都能推出新的工艺技术，并为客户提供所需的 PPA 改良。苹果作为台积电最关键的客户，其处置器的展开历程正是台积电工艺技术提高的缩影。

不过，台积电的才干远不止于此。AMD 的 Instinct MI300X 和 MI300A 处置器充沛运行了台积电的 2.5D 和 3D 封装技术，是其技术实力的最佳例证。

张晓强以为，业界对摩尔定律的定义过于狭窄，仅限于二维扩充。而通常上，半导体行业不时在寻觅不同的方法，将更多的性能和才干集成到更小的封装中，同时优化性能和能效。因此，从这个角度来看，摩尔定律，或许说技术提高，将继续下去。

当被问及台积电在渐进式工艺节点改良方面取得的成功时，张晓强强调，其工艺节点的提高远非庞大，从 5 纳米级工艺节点过渡到 3 纳米级工艺节点，每代 PPA 改良逾越 30%。台积电继续在关键节点之间启动较小但继续的增强，使客户能够从每一代新技术中获益。

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挽救摩尔定律：一文解说GAA 芯片技术

半导体进程的创新里程碑</: GAA，下一代晶体管技术的明星，正在改写摩尔定律的故事。 随着3D FinFET技术的5nm边界被应战，GAA（盘绕式栅极技术）应运而生，以其共同的设计思绪打破了物理局限。

来源于1990年比利时IMEC的Claeys博士的创新，GAA并非单纯的FinFET的翻版，而是经过将原本的源极和漏极包裹在栅极中，处置了传统3D FinFET在微缩环节中面临漏电和间距控制难题。 这种改造设计让GAAFET与3D FinFET有了相似之处，但强化了栅极控制力，成为5nm之后半导体工艺的关键驱动力。

巨头们纷繁执行，三星采用板片状方案MBCFET，3nm节点的性能已逾越7nm FinFET，展现出GAA技术的潜力。 台积电虽然持保守态度，但仍或许在2nm节点上引入GAA，而英特尔方案在2023年5nm节点转向这一技术。 但是，GAA技术的高昂本钱和复杂制造环节并非易事，只要那些行业巨头才干承当起这趟技术改造之旅。

技术与工艺的融合</: EUV极紫外光刻技术的成熟关于GAA的普及至关关键，由于它在消费工艺上与FinFET有所共通，使得像三星、台积电和英特尔这样的科技巨擘在技术更新环节中愈加顺畅，或许减速GAA的产业化进程。

虽然GAA技术对半导体工艺的推进意义严重，但随着摩尔定律的极限迫近，资料迷信和封装技术也将成为新的打破点。 胡正明教授坚信，半导体产业的智慧是无量的，只需需求不减，我们将不时打破技术边界，为全球带来更弱小的计算才干与创新动力。

总结来说，GAA芯片技术是摩尔定律的救星，它意味着半导体行业的未来。 虽然应战重重，但随着巨头们的技术迭代和产业成熟，我们有理由等候一个更高效、更小型化的电子全球。

ASML和台积电如何经过EUV光刻和Chiplet技术捍卫摩尔定律？

摩尔定律的关键打破：Intel、台积电、ASML的EUV与封装技术

在CSTIC上海大会的先进制造与封装主题讨论中，ASML的研发副总裁Anthony Yen强调了EUV光刻技术的关键性。 他指出，EUV是以后独一能处置7nm及以下工艺的工具，被以为是打破摩尔定律瓶颈的关键要素，其市场表现微弱，如2019年第四季度ASML售出的53台EUV NXE：3400系列已成功1000万片芯片消费。

三星电子紧跟步伐，已采用EUV设备制造10nm DRAM芯片，并方案在2021年普遍运行，推进更先进的DRAM工艺。 台积电研发副总裁Doug Yu则将目光投向Chiplet小芯片系统封装技术，以为这能有效延伸摩尔定律的生命力。 台积电的LIPINCONTM技术，以8GB/s/pin的高速数据传输，旨在优化芯片性能，并方案在2021年批量消费3D SoIC封装技术，以优化高性能芯片的性价比。

Intel院士Ravi Mahajan援用Yole的数据预测，先进的封装市场到2024年将达440亿美元规模，这推进Intel在2.5D和3D封装范围放慢部署。 Intel的EMIB多芯片互联技术正努力推进至30-45nm，而3D Foveros则瞄准20-35nm的工艺水平。

这些先进技术的开展，无疑在保养和推进着摩尔定律的继续演进，展现出半导体行业关于打破技术瓶颈的不懈追求。

台积电展望2050年晶体管尺寸将达0.1nm，摩尔定律将如何继续？

台积电研发担任人在HotChips大会上明白表示，摩尔定律的生命力依然旺盛，其开展趋向并未受阻，反而展现出更强的生机。他预测，晶体管技术将在未来到达史无前例的精细水平，估量在2050年或许打破氢原子级别的限制，到达惊人的0.1nm。

在技术演进的路途上，台积电的想象包括应用碳纳米管（1.2nm）的庞大结构，以及二维层状资料，以优化晶体管的速度和紧凑性。 同时，相变内存（PRAM）和旋转力矩转移随机存取内存（STT-RAM）等新型存储技术，将直接与处置器集成，从而成功更小的体积和更快的数据传输速度。 3D堆叠封装技术的引入，将进一步推进芯片的集成密度。

黄汉森强调，社会对高效能技术的需求继续增长，这不只要求配件的不时提高，软件算法相同要求跟上步伐，以顺应加快开展的技术环境。 他明白指出，未来的技术开展将是一个全方位的应战，配件与软件的协同创新将是关键。